El software permite el análisis y la inserción de una gran mayoría de la lógica DFT muy temprano en el flujo de diseño, realizando una síntesis rápida y luego ejecutando ATPG (generación automática de patrones de prueba) para identificar y resolver valores atípicos y tomar las medidas adecuadas.
Tessent RTL Pro automatiza el análisis y la inserción de puntos de prueba, celdas envolventes y lógica de límite X en las primeras etapas del flujo de diseño, lo que puede ayudar a los clientes a acortar los ciclos de diseño y mejorar la capacidad de prueba de sus diseños.
Tessent RTL Pro maneja compilaciones complejas de Verilog y SystemVerilog manteniendo la apariencia del diseño RTL original.
Tessent RTL Pro permite analizar la complejidad del RTL y su adaptabilidad para insertar puntos de prueba, evaluando si la estructura RTL del cliente se puede editar de manera eficiente, lo cual es un factor crítico al momento de agregar puntos de prueba a lo largo del proyecto.
La funcionalidad «shift-left» de Tessent RTL Pro también ayuda a mejorar la capacidad de herramientas de terceros para optimizar el área y la sincronización agregando lógica DFT antes de la síntesis, dejando solo la inserción de barrido para el nivel de puerta.
La inserción del diseño se lleva a cabo en la fase de desarrollo RTL, con salida RTL, lo que permite una integración perfecta con software de síntesis y verificación de terceros.
Además, RTL Pro genera archivos de proyecto que funcionan con cualquier flujo de verificación o síntesis posterior, sin requerir un proceso de flujo cerrado.
Para más: www.siemens.com/tessent
